본 논문은 설계의 초기 단계에서 동시 스위칭 잡음의 허용 범위를 벗어나지 않는 최적의 VDD/VSS 패드 수를 결정하기 위한 경험적 분석 방법을 제안한다. 현재까지는 설계의 각 단계에서 패키지 모델에 따라 시뮬레이션을 하거나 전형적 설계 규칙에 따라 대충 핀을 배치하는 부정확한 방법을 사용하여 VDD/VSS 패드 수를 결정해왔다. 그러나 IC 기술이 고밀도화, 고속화되는 추세에서 이러한 방법은 IC 동작에 부정적인 영향을 미치게 된다. 따라서 더욱 정밀하고 효율적인 방법이 필요하다. 본 논문에서는 설계 초기 단계에서 패키지 설계에 실질적인 도움을 줄 수 있는 해석적 VDD/VSS 패드 계산 방법을 제안한다. 제안된 방법을 1/8 ?208 핀 PQFP에 적용한 후 HSPICE를 이용하여 결과를 검증하였다.

This paper provides a heuristic analysis technique which determines an optimal number of VDD/VSS pads meeting allowable Simultaneous Switching Noise(SSN) budget, early in the design phase. Until now, in determining the number of VDD/VSS pads, designers had to simulate packaging models case by case in the design phase or roughly allocate the power/ground pins in an inaccuate way according to typical design rules. However, due to the high density and frequency trends of IC technologies, the VDD/VSS pads allocation method can affect an adverse effect on IC operations, which requires more accurate and efficient methods be devised. Thus, this paper proposes an analytic VDD/VSS pads calculation method that gives a practical help for packaging designs early in the design phase. The proposed method is applied to a design example of a 1/8 × 208 pin plastic quad flat package(PQFP) and the results are verified through simulation using HSPICE.